计算机组成原理简答题整理

计算机组成原理主要介绍了计算机的各个功能部件的组织结构、功能以及它们之间互联组成的计算机系统。根据老师所划重点整理的期末复习简答题

第1章

CPU中主要寄存器及其功能

数据缓冲寄存器DR:暂存写入内存单元的数据以及从内存单元读出的数据

指令寄存器IR:保存当前正在执行的指令的指令码

地址寄存器AR:用来保存当前CPU所访问的内存单元地址(操作数地址或指令地址)

程序计数器PC:指示指令在内存中的位置

程序状态字PSW:指示程序运行方式,反应程序运行结果

第3章

交叉存储、顺序存储

顺序存储

模块2位+字3位 每个模块中地址连续

优点: 
1. 某个模块出现故障时,不影响其他模块
2. 工作存储器的容量扩容比较方便

缺点:各模块串行工作,带宽受限

交叉存储

字3位+模块2位,连续地址分布在相邻不同模块中,而同一模块中地址不连续

优点:对连续字成块传送,实现流水线的并行存取,提高带宽

缺点:
1. 多模块必须协同工作,一个模块出现故障时其他模块不能正常工作
2. 不利于存储器容量的扩充

直接映射、全映射、组相联映射

直接映射

优点:
1. 硬件简单、成本低,访问速度快
2. 不需要相联访问存储器,不进行地址交换

缺点:每个主存块只有一个固定行位置进行存放,块冲突率高

适用范围:大容量cache

全映射

优点:命中率高,cache存储空间利用率高

缺点:硬件复杂、成本高,访问速度慢

适用范围:小容量cache

组相联映射:

优点:块冲突率低,块利用率高,块失效率明显降低

缺点:硬件实现难度和造价比直接映射高

替换策略(LFU、LRU、Random)

最不经常使用算法

(将一段时间内被访问次数最少的行换出)每行设置一个计数器,从0开始计数,每访问一次计数器加1;替换时把最小行换出,换出行计数器清零

缺点:计数周期是特定行两次替换之间的间隔,不能严格反映近期访问情况

近期最少使用算法

(将近期长时间未访问的行换出)每行设置一个计数器,每命中一次,该行计数器清零,其他行计数器加1;替换时把最大行换出

随机替换算法

从特定行位置随机选择一行换出

优点:硬件容易实现、速度快

缺点:可能刚换出的行马上又要使用,命中率低

写回策略(写回、全写、写一次)

写回法

  • 当cache命中时,只修改cache中的内容,而不立即修改主存
  • 当ache未命中时,将该块替换到cache中进行修改
  • 当cache已修改过的某行被替换出时,修改主存
  • 需设置一个修改位标识是否被修改
优点:明显减少写主存的次数,存取速度快效率高

缺点:存在cache与主存不一致的隐患

全写法

  • 当cache命中时,同时修改cache和主存
  • 当cache未命中时,直接修改主存,但不一定进行替换
优点:cache与主存内容一致,不需要设置修改位和判断逻辑

缺点:没有高速缓冲功能,存取速度慢效率低

写一次法

  • 与写回法相同,但第一次写命中时要同时写入主存
  • 第一次写命中时需启动一个存储写周期

第4章

寻址方式

基址寻址

  • 在基址寻址系统中,基址是不变的,程序中所有地址都相对于基址变化
  • 偏移量较短
  • 解决程序逻辑空间与存储器物理空间的无关

变址寻址

  • 指令中D给出一个存储器基准,变址寄存器X中存放相对地址于该基准地址的偏移量
  • 偏移量可覆盖整个内存空间
  • 用于编写高效率访存程序

寄存器寻址

  • 寄存器存放操作数
  • 不需要访问内存速度快

寄存器间接寻址

  • 寄存器存放操作数地址
  • 需要访问内存速度慢
    (相同点:都是寄存器编号的地址字段)

第5章

时序发生器组成及各部分功能

时钟源(石英晶体振荡器和与非门组成的正反馈振荡电路)

提供频率稳定且电平匹配的方波时钟脉冲信号,提供基准信号

环形脉冲发生器(节拍信号发生器)

产生一组有序的间隔相等或不等的脉冲序列

节拍脉冲和时序译码逻辑

根据环形脉冲发生器产生的脉冲产生节拍,同时和微程序控制器中产生的微操作信号融合,实现对内存和外设的读写操作

启停控制逻辑

根据计算机需要,可靠地开放和封锁脉冲,控制时序信号的发生或停止,实现对整个机器的正确启动和停止。必须保证启动时的第一个脉冲信号和停止时最后一个脉冲信号的完整性

控制器的控制方式

同步控制方式

  • 已定指令在执行时所需的机器周期和时钟周期是不变的,有明显的时序划分,时钟周期固定
  • 各步操作衔接、各部件之间的数据传送受严格同步定时控制
优点:
1.时序关系简单,时序划分规整,控制不复杂
2.控制逻辑易于集中,容易实现,便于管理

缺点:时间安排不合理,会造成简单指令有较多的空闲时间,影响指令执行速度,不利于发挥计算机高速运算的潜力

适用范围:各部件速度相近,传送时间确定,传送距离较近

异步控制方式

  • 各指令的指令周期包括的机器周期数不同
  • 各步操作衔接、各部件之间的数据传送采用异步应答方式
优点:时间安排紧凑合理效率高

缺点:控制复杂不利于实现

适用范围:各部件速度差异大、传送时间不确定、传送距离较远

联合控制方式

大部分操作安排在固定机器周期中,时间难以确定的操作以执行部件的“回答”作为本次操作的结束

优点:时间安排合理,控制不复杂

微程序控制器组成及各部分功能

微程序控制器主要有三部分构成:控制存储器、微指令寄存器和地址转移逻辑。其中微指令寄存器又分为微地址寄存器、微命令寄存器

控制存储器

  • 用于存放实现全部指令系统的微程序
  • 是一种只读存储器,要求存储器读取速度快,读出周期短
  • 读出一条微指令并执行这条微指令所用时间称为一个指令周期
  • 在串行方式的微程序控制器中,微指令周期就是ROM的工作周期,控制存储器的字长就是微指令字的字长,控制存储器的容量有指令系统决定,即由微程序数量决定

微指令寄存器

  • 分为微地址寄存器和微命令寄存器
  • 用于存放由控制存储器中读出的一条微指令
  • 微地址寄存器决定下一条微指令的地址,微命令寄存器保存微指令中操作控制字段和判断测试P字段的信息

地址转移逻辑

  • 自动完成修改微地址的任务。微程序一般是顺序执行,地址是在读出微指令的同时给出
  • 当出现条件转移时,地址转移逻辑则根据判断测试P字段和执行部件的状态条件反馈信息,修改微地址寄存器中的内容,并按照该地址寻找下一条微指令

指令、微指令、程序、微程序(解释一条机器指令的微指令集合)

  • 一条机器指令的功能是由若干条微指令序列组成的,对机器指令进行解释和执行
  • 一条机器指令对应一个微程序,多条机器指令对应一个程序,微程序是由多条微指令组成的
  • 指令、程序与内存储器有关,微指令、微程序与控制存储器有关

指令译码方法

直接表示法

微指令操作控制字段中的每一位代表一个微命令

优点:简单直观,输出直接用于控制,产生微命令速度快

缺点:微指令字较长使控制存储器容量较大,信息表示效率较低

编码表示法:

把一组相斥性微操作编为一个字段,通过字段译码器对每一个微命令进行译码,译码输出作为操作控制信号

优点:用多个字段表示不同操作,可以控制相容和相斥微操作,可以表示很多微命令

缺点:每个字段都需要译码,实现效率低

混合表示法:

在一个微指令操作控制字段混合使用前两种编码

流水线解决策略

资源相关

  • 后继微指令停一拍后再启动
  • 增加相应资源

数据相关

  • 时间推后法停至不出现冲突为止
  • 旁路技术和相关专用通路技术

控制相关

  • 延迟转移法:先执行再转移,由编译程序重排指令序列
  • 转移预测法:依据指令过去的行为来预测将来的行为

第6章

总线分类及其比较

单总线结构

使用一条单一的系统总线来连接CPU、主存和I/O设备(连到总线上的逻辑设备必须高速运行)

双总线结构

在CPU和主存之间专门设置了一组高速的存储总线(CPU通过专用总线与内存交换信息,减轻了系统总线的负担;同时在内存和外设之间采用DMA方式)

三总线结构

在双总线的基础上增加了I/O总线形成的(系统总线是CPU、主存、通道进行数据传送的公共通路,I/O总线是多个外设与通道进行数据传送的公共通路)

串行传送、并行传送、分时传送

串行传送

  • 只用一条传输线,且采用脉冲传送
  • 在串行传送时,按照顺序来传送一个数码的所有二进制位的脉冲信号,每次一位,低位在前高位在后
优点:只需要一根传输线,成本低

缺点:速度慢效率低

并行传送

  • 每个数据位占用一根单独的传输线,每根线表示不同的二进制位
  • 在并行传送时,采用电位传送,系统总线均采用并行传送方式

分时传送

  • 采用总线复用方式(在传输线上既传输数据又传送地址,划分时间片完成传送任务)
  • 共享总线的部件分时使用总线

集中式仲裁、分散式仲裁

简述总线集中式仲裁中的计数器定时查询方式的工作原理、优缺点

工作原理:
1. 总线上任一设备要求使用总线时,通过BR线发出总线请求。

2. 总线仲裁器接收到请求信号后,在BS为0的情况下让每个计数器开始计数,计数值通过一组地址线发向各设备。

3. 每个设备接口都有一个设备地址判别电路,当地址线上的计数值和请求总线的设备地址相一致时,该设备置BS线为1,获得总线使用权,中止计数查询

优点:优先级具有灵活性,能够方便地改变优先次序。计数值从0开始,优先级与链式查询相同;计数值从中止点开始,优先级均相同。

缺点:线数增加

简述总线集中式仲裁中链式查询方式的工作原理、优缺点

工作原理:
1. 总线上任一设备要求使用总线时,通过BR线发出总线请求。

2. 总线仲裁器接收到信号后,在BS为0的情况下通过BG线从距离总线仲裁器最近的I/O设备开始查询并串行地从一个I/O接口到达下一个I/O接口。

3. 若BG到达的I/O设备接口无总线请求,则继续往下查询;若I/O设备接口有总线请求,则该设备获得总线控制权,BG信号不再往下查询

优点:只用很少几根线就能按一定优先次序实现总线仲裁,并且链式设备结构很容易扩充设备。

缺点:
1. 对询问链电路非常敏感,如果第i个设备接口的相关链电路出现故障,那么第i个设备以后的设备都将不能工作。

2. 查询链的优先级固定,如果优先级高的设备出现频繁请求时,优先级低的设备可能将长时间不能使用总线。

简述总线集中式仲裁中独立请求方式的工作原理、优缺点

工作原理:
1. 每一个共享总线的设备中均有一对总线请求线BR和总线授权线BG

2. 总线上任一设备要求使用总线时,通过BS线向总线仲裁器发出请求。

3. 总线仲裁器中有一个排队电路,它根据一定优先次序决定优先响应哪个设备的请求,给设备以授权信号BG

优点:
1. 响应时间快,不用一个设备一个设备地查询。

2. 对优先次序的控制相当灵活,可以预先固定和通过程序改变优先次序,可以用屏蔽某个请求的方法来不响应来自无效设备的请求。

补充

分布式仲裁的特点

  1. 不需要总线仲裁器,每个潜在的主方功能模块都有自己的仲裁号和仲裁器,以优先级仲裁为基础。
  2. 当它们有总线请求时,将它们唯一的仲裁号发送到共享的仲裁总线上,每个仲裁器将总线上的仲裁号与自己的号进行比较,若仲裁总线上的号大,则它的请求不予以响应,并撤销它的仲裁号。

总线同步定时、异步定时

同步定时

在同步定时协议中,事件出现在总线上的时刻由总线时钟信号决定,一次I/O传送就是一个总线周期或时钟周期

优点:规定明确同一,模块间配合简单一致

缺点:主从模块时间配合属于强制性同步,必须在限定时间内完成规定的要求,对所有模块进行同一限时,造成对速度不同的部件而言,必须按最慢的速度部件来设计公共时钟,严重影响了CPU的工作效率

适用范围:各个功能部件速度相近,存取时间相近,总线长度较短

异步定时

在异步定时协议中建立在应答式或互锁式基础之上,后一事件出现在总线上的时刻取决于前一事件出现的时刻

优点:不需要同一的公共时钟,总线周期长度可变,不把响应时间强加到功能模块上,语序快速和慢速的功能模块连接到同一条总线上,能灵活设计和利用

缺点:总线复杂成本高

第8章

CPU对I/O设备的管理

程序查询方式

最简单的输入输出方式,数据在CPU和外围设备间的传送完全靠计算机程序控制

优点:CPU的操作与外部设备操作同步,硬件结构简单

缺点:
1. CPU与外部设备速度不匹配,效率低

2. 实时处理能力差,并行程度低

适用范围:对CPU效率要求不高

程序中断方式

CPU暂时中止现行程序的执行,转向中断程序从而可以输入或输出一个数据。中断处理完毕后自动恢复源程序的执行
中断过程:

  1. 保存断点、保护现场、恢复现场、返回断点
  2. 一条指令结束时切换保持程序的完整性

通道

是具有特殊功能的处理器,实现对外设的统一管理及外设与主存之间的数据传送,提高了CPU的效率

DMA方式

DMA控制器从CPU完全接管对总线的控制,内存和外部设备的数据交换直接进行,不经过CPU,以便高速传送数据

补充

DMA和中断的异同

相同点:能响应随机请求,可并行操作

不同点:DMA:用硬件实现高速、简单I/O传送;一个总线周期结束响应请求

中断:用程序实现中低速I/O传送;能处理复杂事态,一条指令结束时响应请求

中断处理单级中断、多级中断

单级中断

CPU响应后只处理一个中断源的请求,处理完毕后才能响应新的请求

多级中断

在某次中断服务过程中,允许响应处理更高级别的中断请求

DMA控制器与CPU分时使用内存的方法

停止CPU访问内存

优点:控制简单,适用于数据传输率很高的设备进行成组传送

缺点:在DMA控制器访存阶段,内存的效能没有充分发挥

周期挪用方式

在CPU指令周期中插入了DMA操作,有冲突时DMA优先,适用于I/O设备读写周期大于内存存储周期

DMA与CPU交替访内

将一个CPU周期分为两个周期,由CPU与DMA控制器轮流使用总线,但逻辑硬件更加复杂

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